国产欧美日韩精品a在线观看-国产欧美日韩精品一区二区三区-国产欧美日韩精品综合-国产欧美中文字幕-一区二区三区精品国产-一区二区三区精品国产欧美

★北京廣利核系統(tǒng)工程有限公司程康，李明鋼

關(guān)鍵詞：FPGA；點(diǎn)對(duì)點(diǎn)通信；安全級(jí)DCS

反應(yīng)堆保護(hù)系統(tǒng)（RPS）作為核電安全級(jí)離散式控制系統(tǒng)（DCS）的組成部分，是公認(rèn)的核電站最重要的安全保障系統(tǒng)，其作用為運(yùn)行參數(shù)達(dá)到核安全保護(hù)屏障閾值時(shí)，緊急停閉反應(yīng)堆，可以避免核安全事故發(fā)生。由于對(duì)停堆響應(yīng)的處理涉及到核電站人員、設(shè)備和環(huán)境的安全，因此，安全級(jí)DCS系統(tǒng)指標(biāo)對(duì)停堆響應(yīng)時(shí)間有著非常嚴(yán)格的要求。無論是美國核管會(huì)標(biāo)準(zhǔn)評(píng)審大綱（NUREG-0800）還是環(huán)保部的相關(guān)標(biāo)準(zhǔn)（HAD102/16）都對(duì)停堆響應(yīng)時(shí)間做出了指導(dǎo)性的說明，停堆響應(yīng)時(shí)間通常應(yīng)小于0.2s^[1][2]。因此，如何減小停堆響應(yīng)時(shí)間，是安全級(jí)DCS系統(tǒng)設(shè)計(jì)中必須要考慮的一個(gè)重要因素。

在安全級(jí)DCS系統(tǒng)中，停堆響應(yīng)時(shí)間是指從傳感器采集到信號(hào)到反應(yīng)堆保護(hù)系統(tǒng)輸出信號(hào)再到停堆用電路器所需要的時(shí)間，其經(jīng)過模擬量輸入（AI）、I/O總線處理、點(diǎn)對(duì)點(diǎn)網(wǎng)絡(luò)通信、主處理器中央處理器（CPU）運(yùn)算、數(shù)字量輸出（DO）等過程。目前，絕大多數(shù)研究機(jī)構(gòu)和DCS生產(chǎn)廠商通過優(yōu)化AI、DO模塊選型、I/O總線端口、CPU應(yīng)用程序算法等方式減少停堆響應(yīng)時(shí)間^[3]，但是鮮有通過提高網(wǎng)絡(luò)通信的效率來優(yōu)化停堆響應(yīng)時(shí)間的研究。本研究提出了一種利用可靠性高、速度快、并行處理等優(yōu)勢(shì)的FPGA技術(shù)來改進(jìn)當(dāng)前通信系統(tǒng)，極大地提高了多通道、大數(shù)據(jù)容量的點(diǎn)對(duì)點(diǎn)通信處理效率，從而對(duì)停堆響應(yīng)時(shí)間進(jìn)行了優(yōu)化。本文首先介紹了數(shù)字化反應(yīng)堆保護(hù)系統(tǒng)的架構(gòu)及停堆響應(yīng)時(shí)間的計(jì)算方法；其次，進(jìn)一步分析了影響停堆響應(yīng)時(shí)間的因素并且提出了通過點(diǎn)對(duì)點(diǎn)通信優(yōu)化停堆響應(yīng)時(shí)間的可能性；最后，利用FPGA技術(shù)優(yōu)化實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)通信并且進(jìn)行了實(shí)驗(yàn)驗(yàn)證，證明了此方法對(duì)優(yōu)化保護(hù)系統(tǒng)停堆響應(yīng)時(shí)間有著積極貢獻(xiàn)。

1　反應(yīng)堆保護(hù)系統(tǒng)的停堆響應(yīng)時(shí)間

1.1　數(shù)字化反應(yīng)堆保護(hù)系統(tǒng)架構(gòu)

一個(gè)典型的數(shù)字化反應(yīng)堆保護(hù)系統(tǒng)如圖1所示，從最高級(jí)別的安全性考慮，反應(yīng)堆保護(hù)系統(tǒng)采用4通道（CH I、CH II、CH III、CH IV）冗余設(shè)計(jì)，每個(gè)通道相對(duì)于其他通道獨(dú)立工作且均對(duì)應(yīng)一組測(cè)量過程參數(shù)傳感器（如溫度、流量、液位、壓力等），在每個(gè)通道上進(jìn)行閾值比較，得出一個(gè)“是否超限”的結(jié)果，并將此結(jié)果發(fā)送到其他的通道。每個(gè)通道對(duì)本通道的閾值比較結(jié)果和其他三個(gè)通道的閾值比較結(jié)果進(jìn)行“四取二”的邏輯表決，并將結(jié)果輸出至該通道斷路器的失電停堆線圈^[4]。

圖1 反應(yīng)堆保護(hù)系統(tǒng)示意圖

1.2　反應(yīng)堆保護(hù)系統(tǒng)信號(hào)處理過程

反應(yīng)堆保護(hù)系統(tǒng)信號(hào)處理過程如圖2所示，在DCS系統(tǒng)中，AI模塊通過傳感器采集現(xiàn)場(chǎng)的工況信號(hào)，經(jīng)過總線管理模塊后，信號(hào)被送至CPU模塊，CPU模塊進(jìn)行運(yùn)算處理后將輸出結(jié)果通過點(diǎn)對(duì)點(diǎn)通信模塊，并且在接收到其他通道通過點(diǎn)對(duì)點(diǎn)通信傳來的信息后進(jìn)行再次處理。最后，通過總線管理模塊將CPU處理后的結(jié)果發(fā)給DO模塊，最后由DO實(shí)現(xiàn)輸出^[4]。

圖2 反應(yīng)堆保護(hù)系統(tǒng)信號(hào)處理示意圖

1.3　停堆響應(yīng)時(shí)間的計(jì)算

圖3 反應(yīng)堆保護(hù)系統(tǒng)響應(yīng)時(shí)間的計(jì)算

根據(jù)上述介紹，停堆響應(yīng)時(shí)間的計(jì)算可以分為三部分，如圖3所示，系統(tǒng)響應(yīng)時(shí)間T_RT為T_RT=T_{RPC(輸入1）}+T_{點(diǎn)對(duì)點(diǎn)}+T_{RPC(開關(guān)量輸入）}。

1.4　停堆響應(yīng)時(shí)間分析

以中國首套擁有自主知識(shí)產(chǎn)權(quán)的核電安全級(jí)DCS和睦系統(tǒng)FirmSys為例，其組成部分與計(jì)算，如圖4所示^[5]。

圖4 典型反應(yīng)堆保護(hù)系統(tǒng)響應(yīng)時(shí)間計(jì)算

在典型的FirmSys系統(tǒng)應(yīng)用的實(shí)例中，主處理模塊周期（t_MPU）、I/O通信模塊周期（t_SCU）、網(wǎng)絡(luò)通信模塊周期（t_NCU）和I/O周期（t_IO）通常分別設(shè)置為15ms、8ms和8ms。因此，按照上述算法，停堆響應(yīng)時(shí)間計(jì)算如下：

T_RT=T_RPCi+1.7T_MPU1+2T_NCU1+T_Trans+1.7T_MPU2+2T_NCU2+T_RPCo

=32+1.7×15+2×8+1.7×15+2×8+32=149(ms)

2　點(diǎn)對(duì)點(diǎn)通信對(duì)停堆響應(yīng)時(shí)間的影響

2.1　對(duì)停堆響應(yīng)時(shí)間影響分析

根據(jù)前一章節(jié)的描述，我們知道影響停堆響應(yīng)時(shí)間的主要因素為CPU中各模塊的處理時(shí)間。CPU模塊所承擔(dān)的功能比較復(fù)雜，需要從接收AI模塊的信號(hào)、進(jìn)行閾值比較、將比較結(jié)果通過點(diǎn)對(duì)點(diǎn)通信發(fā)送到其他通道、接收其他通道通過點(diǎn)對(duì)點(diǎn)通信傳送的數(shù)據(jù)，到再次進(jìn)行閾值比較、產(chǎn)生DO模塊輸出信號(hào)。換句話說，CPU模塊的處理可以劃分為三個(gè)具體的模塊：主控制器模塊、IO數(shù)據(jù)與總線處理模塊、點(diǎn)對(duì)點(diǎn)通信模塊。因此，如果對(duì)上述的三個(gè)具體模塊進(jìn)行優(yōu)化，便可以減小停堆響應(yīng)時(shí)間以提高保護(hù)系統(tǒng)的效率。由于在其他研究中對(duì)主控制器和IO數(shù)據(jù)與總線處理部分的研究已經(jīng)較為成熟，在本研究中我們僅討論目前研究較少的點(diǎn)對(duì)點(diǎn)通信模塊部分的優(yōu)化。

2.2　點(diǎn)對(duì)點(diǎn)通信的處理機(jī)制

點(diǎn)對(duì)點(diǎn)通信模塊為控制站的主處理模塊提供網(wǎng)絡(luò)數(shù)據(jù)的收發(fā)，實(shí)現(xiàn)框圖如圖5所示。在發(fā)送時(shí)，主處理模塊將待發(fā)送的數(shù)據(jù)放置在雙口RAM中，點(diǎn)對(duì)點(diǎn)通信模塊讀取到雙口RAM的信息后進(jìn)行數(shù)據(jù)有效性校驗(yàn)，通過校驗(yàn)后的數(shù)據(jù)通過網(wǎng)卡發(fā)出；在接收時(shí)，點(diǎn)對(duì)點(diǎn)通信模塊通過網(wǎng)卡接收到信息后進(jìn)行數(shù)據(jù)有效性校驗(yàn)，通過校驗(yàn)后將數(shù)據(jù)存入到雙口RAM中待主處理模塊讀取。

圖5 點(diǎn)對(duì)點(diǎn)通信的數(shù)據(jù)處理流程

同時(shí)，為了核電站的安全性考慮，網(wǎng)絡(luò)通信模塊除了與主處理模塊通過雙口RAM交換數(shù)據(jù)和與其他站點(diǎn)的網(wǎng)絡(luò)設(shè)備通信模塊進(jìn)行通信外，根據(jù)CEI/IEC60880等規(guī)范，它還要實(shí)現(xiàn)模塊自診斷、狀態(tài)顯示接口、熱備冗余處理、周期性維護(hù)等功能^[6]。

2.3　點(diǎn)對(duì)點(diǎn)通信對(duì)停堆響應(yīng)時(shí)間的影響

圖6 點(diǎn)對(duì)點(diǎn)通信模塊流程圖

基于微處理器的特點(diǎn)，點(diǎn)對(duì)點(diǎn)通信模塊各項(xiàng)功能是周期運(yùn)行的，每一個(gè)微處理器在執(zhí)行周期中所執(zhí)行的任務(wù)如圖6所示，每一項(xiàng)子任務(wù)均按順序執(zhí)行，因此網(wǎng)絡(luò)通信模塊的最小執(zhí)行周期為每項(xiàng)子任務(wù)的周期之和。

3　利用FPGA技術(shù)優(yōu)化實(shí)現(xiàn)站間點(diǎn)對(duì)點(diǎn)通信

在原來微處理器的方案基礎(chǔ)上，對(duì)點(diǎn)對(duì)點(diǎn)通信模塊做出最小的改動(dòng)，使用FPGA+雙口RAM的解決方案，可以極大地改善點(diǎn)對(duì)點(diǎn)通信的處理周期。

3.1　任務(wù)的并行處理

由于FPGA的并行處理能力^[7]，每一個(gè)子任務(wù)在FPGA中均可以同時(shí)執(zhí)行。基于FPGA架構(gòu)的點(diǎn)對(duì)點(diǎn)通信模塊的處理框圖如圖7所示。

圖7 基于FPGA技術(shù)的點(diǎn)對(duì)點(diǎn)通信模塊流程圖

3.2　對(duì)網(wǎng)絡(luò)數(shù)據(jù)收發(fā)的優(yōu)化

對(duì)于微處理器的從網(wǎng)絡(luò)端口1到端口6輪詢的數(shù)據(jù)收發(fā)模式，F(xiàn)PGA的并行處理能力允許系統(tǒng)同時(shí)對(duì)6個(gè)端口的數(shù)據(jù)進(jìn)行發(fā)送，并且隨時(shí)對(duì)任一端口的網(wǎng)絡(luò)進(jìn)行接收并且緩存，極大地提高了網(wǎng)絡(luò)數(shù)據(jù)收發(fā)的執(zhí)行速度，縮短了6個(gè)端口網(wǎng)絡(luò)的收發(fā)總體時(shí)間。

圖8 點(diǎn)對(duì)點(diǎn)通信網(wǎng)絡(luò)收發(fā)功能框圖

基于FPGA的6端口的點(diǎn)對(duì)點(diǎn)網(wǎng)絡(luò)通信模塊的網(wǎng)絡(luò)數(shù)據(jù)收發(fā)功能框圖如圖8所示。由于雙口RAM不能對(duì)同一個(gè)地址進(jìn)行操作，在FPGA中利用狀態(tài)控制雙口RAM的讀寫順序，可以避免同時(shí)對(duì)同一地址的雙口RAM進(jìn)行操作。

在發(fā)送網(wǎng)絡(luò)數(shù)據(jù)的處理中，通信模塊從主處理模塊讀取到待發(fā)送數(shù)據(jù)之后同步進(jìn)行位寬轉(zhuǎn)換（32-bit到8-bit）后存入到相應(yīng)的SRAM中，數(shù)據(jù)讀取完成并且通過校驗(yàn)后，會(huì)通過網(wǎng)卡立即將6個(gè)端口的網(wǎng)絡(luò)數(shù)據(jù)同步發(fā)出。

在接收網(wǎng)絡(luò)數(shù)據(jù)的處理中，當(dāng)檢測(cè)到某個(gè)或多個(gè)網(wǎng)卡有數(shù)據(jù)接收后，F(xiàn)PGA邏輯會(huì)立即對(duì)數(shù)據(jù)進(jìn)行處理，并存儲(chǔ)到相應(yīng)的SRAM中，同時(shí)進(jìn)行數(shù)據(jù)有效性校驗(yàn)，如果不通過則立即報(bào)錯(cuò)。在系統(tǒng)執(zhí)行寫雙口RAM操作時(shí)，將數(shù)據(jù)進(jìn)行位寬轉(zhuǎn)換（8-bit到32-bit）后存入到相應(yīng)的雙口RAM中。

因此，在發(fā)送數(shù)據(jù)時(shí)，由于FPGA處理可以完成數(shù)據(jù)有效性校驗(yàn)、將數(shù)據(jù)存儲(chǔ)到SRAM、6個(gè)端口同時(shí)發(fā)送，因此較微處理器的執(zhí)行方式至少節(jié)省了數(shù)據(jù)存儲(chǔ)器間轉(zhuǎn)移復(fù)制、位寬轉(zhuǎn)換和5倍同一網(wǎng)卡發(fā)送的時(shí)間。同理，在接收數(shù)據(jù)時(shí)，F(xiàn)PGA處理的方式節(jié)省了5倍SRAM復(fù)制、存儲(chǔ)期間數(shù)據(jù)復(fù)制和位寬轉(zhuǎn)換的時(shí)間。

3.3　對(duì)雙口RAM處理的優(yōu)化

圖9 從雙口RAM讀取數(shù)據(jù)的并行處理FPGA

對(duì)主處理模塊交互的雙口RAM的處理如圖9所示，F(xiàn)PGA在讀取雙口RAM中的數(shù)據(jù)的同時(shí)，還進(jìn)行數(shù)據(jù)緩存、數(shù)據(jù)拼接、數(shù)據(jù)校驗(yàn)和數(shù)據(jù)狀態(tài)解析等處理。

在讀取雙口RAM數(shù)據(jù)時(shí)，F(xiàn)PGA直接輸出信號(hào)訪問雙口RAM的相關(guān)引腳，并直接從雙口RAM獲取數(shù)據(jù)到FPGA內(nèi)部寄存器，得到的數(shù)據(jù)同時(shí)讀取到SRAM、相關(guān)狀態(tài)寄存器和數(shù)據(jù)有效性校驗(yàn)?zāi)K中，相當(dāng)于完成了微處理器的三個(gè)順序執(zhí)行任務(wù)的工作量。

3.4　基于FPGA實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)通信方案的測(cè)試

在線邏輯分析儀的使用，如Altera的SignalTap或Xilinx公司的ChipScope對(duì)FPGA內(nèi)部的信號(hào)進(jìn)行抓取，為我們提供了測(cè)試基于FPGA的點(diǎn)對(duì)點(diǎn)通信模塊的手段^[8]。在周期計(jì)數(shù)器中加入測(cè)試點(diǎn)，測(cè)試每一個(gè)狀態(tài)完成后的周期計(jì)數(shù)器時(shí)間，就可以測(cè)出通信模塊周期運(yùn)行時(shí)每個(gè)狀態(tài)所需要的時(shí)間，如圖10所示。在狀態(tài)機(jī)發(fā)送網(wǎng)絡(luò)數(shù)據(jù)執(zhí)行完成后，SingnalTap抓取周期計(jì)數(shù)器的值為0x286A，時(shí)鐘周期為50M，因此狀態(tài)機(jī)執(zhí)行讀取SN2數(shù)據(jù)和發(fā)送網(wǎng)絡(luò)數(shù)據(jù)所用的時(shí)間為206.92us。表1中列舉了經(jīng)過換算后的每一個(gè)狀態(tài)所需要的時(shí)間。

圖10 SingnalTap抓取發(fā)送網(wǎng)絡(luò)數(shù)據(jù)后周期計(jì)數(shù)器的值

表1  狀態(tài)機(jī)各狀態(tài)需時(shí)間

將接收網(wǎng)絡(luò)等待時(shí)間設(shè)為500us，由表1數(shù)據(jù)可以計(jì)算出網(wǎng)絡(luò)接收數(shù)據(jù)所需要的時(shí)間大約為122+85+0.08+123+500=830us，粗略記為1ms。將此數(shù)據(jù)代入計(jì)算公式，重新計(jì)算系統(tǒng)響應(yīng)時(shí)間約為：

T_RT=T_RPCi+1.7T_MPU1+T_PPC+1.7T_MPU2+2T_NCU2+T_RPCo

=32+1.7×15+0.8+1.7×15+32=117.8(ms)

由此可知，采用FPGA技術(shù)點(diǎn)對(duì)點(diǎn)通信在原系統(tǒng)中可使響應(yīng)時(shí)間縮短31.2ms。

4　結(jié)論

本文分析了基于FPGA技術(shù)點(diǎn)對(duì)點(diǎn)通信對(duì)核電安全級(jí)DCS停堆保護(hù)響應(yīng)時(shí)間的影響，提出了設(shè)計(jì)和解決方案，進(jìn)行了理論計(jì)算，并利用在線邏輯分析儀對(duì)方案進(jìn)行了測(cè)試和驗(yàn)證。結(jié)果表明，由于FPGA具有速度快、并行執(zhí)行等特點(diǎn)，利用FPGA技術(shù)實(shí)現(xiàn)點(diǎn)對(duì)點(diǎn)通信，可以極大優(yōu)化停堆保護(hù)的響應(yīng)時(shí)間。

FPGA技術(shù)的應(yīng)用是未來核電安全級(jí)通信發(fā)展的方向，目前對(duì)于FPGA技術(shù)在核電安全級(jí)DCS設(shè)備上并沒有得到廣泛的應(yīng)用。在以后的研發(fā)過程中，利用FGPA實(shí)現(xiàn)安全級(jí)DCS的其他設(shè)備和功能是未來核安全級(jí)保護(hù)系統(tǒng)的研究方向。

作者簡(jiǎn)介：

程　康（1983-），男，高級(jí)工程師，碩士，現(xiàn)就職于北京廣利核系統(tǒng)工程有限公司，主要從事核安全級(jí)儀控系統(tǒng)設(shè)計(jì)方面的研究。

李明鋼（1977-），男，河南平頂山人，高級(jí)工程師，學(xué)士，現(xiàn)任北京廣利核系統(tǒng)工程有限公司副總經(jīng)理，主要從事核電儀控系統(tǒng)設(shè)計(jì)制造生產(chǎn)管理相關(guān)工作。

參考文獻(xiàn)：

[1] NUREG-0800,Guidance on Digital Computer Real-Time Performance[S].

[2] HAD102/16, 核動(dòng)力廠基于計(jì)算機(jī)的安全重要系統(tǒng)軟件[S].

[3] 鄭偉智, 李相建, 朱毅明. 核電站數(shù)字化反應(yīng)堆保護(hù)系統(tǒng)停堆響應(yīng)時(shí)間分析[J]. 自動(dòng)化博覽, 2010, 8 : 74 - 76.

[4] 汪績(jī)寧, 周愛平, 郄永學(xué), 等. 核電廠反應(yīng)堆保護(hù)系統(tǒng)緊急停堆響應(yīng)時(shí)間分析及測(cè)試[J]. 核動(dòng)力工程, 2012, 33 (2) : 5 - 10.

[5] 張冬冬, 蒙海軍. 紅沿河核電站安全級(jí)DCS 控制系統(tǒng)[J]. 電力建設(shè), 2009, 6 : 66 - 68.

[6] CEI/IEC 60880, Nuclear power plants-Instrumentation and control systems important to safety-Software aspects for computer-Based systems performing category a functions[S].

[7] McNelles P, Lu L. A review of the current state of FPGA systems in nuclear instrumentation and control[C]. //AMSE, Proceedings of the 2013 21st International Conference on Nuclear Engineering, Chengdu : ICONE21.

[8] Intel. Intel Quartus Prime Pro Edition User Guide[R]. USA : Intel Corporation. 2018.

摘自《自動(dòng)化博覽》2023年10月刊